台湾专利TW201312663A 封裝的半導體裝置、用於半導體裝置的封裝體及半導體裝置封裝方法

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本發明揭示半導體裝置的封裝方法及結構。在一實施例中，一種封裝的半導體裝置包括一重佈線層，其具有一第一表面及與第一表面相對的一第二表面。至少一積體電路耦接至重佈線層的第一表面，且複數個金屬凸塊耦接至重佈線層的第二表面。一成型材料設置於積體電路及重佈線層的第一表面上。
公开号:TW201312663A
申请号:TW101103214
申请日:2012-02-01
公开日:2013-03-16
发明作者:Chih-Wei Lin；Ming-Da Cheng；Wen-Hsiung Lu；Hsiu-Jen Lin；Bor-Ping Jang；Chung-Shi Liu；Mirng-Ji Lii；Chen-Hua Yu；Meng-Tse Chen；Chun-Cheng Lin；Yu-Peng Tsai；Kuei-Wei Huang；Wei-Hung Lin
申请人:Taiwan Semiconductor Mfg；
IPC主号:H01L25-00

专利说明:
封裝的半導體裝置、用於半導體裝置的封裝體及半導體裝置封裝方法
本發明係有關於一種半導體技術，特別是有關於一種封裝的半導體裝置、用於半導體裝置的封裝體及半導體裝置封裝方法。
半導體裝置係用於各種不同的電子應用中，諸如個人電腦、手機、數位相機及其他電子設備。半導體業透過不斷縮小最小特徵尺寸(minimum feature size)而持續的改進各個電子部件(即，電晶體、二極體、電阻、電容等等)的集積度(integration density)，其容許更多的部件整合至既有的晶片面積內。這些較小的電子部件也需要較小的封裝，在一些應用中，其使用的面積較過去的封裝來的少。
一些小型的半導體封裝包括：四方扁平封裝(quad flat package,QFP)、針柵陣列封裝(pin grid array,PGA)、球柵陣列封裝(ball grid array,BGA)、覆晶封裝(flip chip,FC)、三維積體電路(three-dimensional integrated circuit,3DIC)、晶圓級封裝(wafer level package,WLP)、走線上方接墊(bond-on-trace,BOT)封裝以及堆疊式封裝(package on package,PoP)結構。然而，這些封裝技術需要使用有機基底，其成本高且具有大的形狀因子(form factor)。
因此，有必要尋求一種用於半導體裝置的封裝結構及封裝方法。
在本發明一實施例中，一種封裝的半導體裝置，包括：一重佈線層，重佈線層包括一第一表面及與第一表面相對的一第二表面；至少一積體電路，耦接至重佈線層的第一表面；複數個金屬凸塊，耦接至重佈線層的第二表面；以及一成型材料，設置於積體電路及重佈線層的第一表面上。
在本發明另一實施例中，一種用於半導體裝置的封裝體，包括：一重佈線層，包括至少一內層介電層及至少一金屬化層，金屬化層形成於內層介電層內，重佈線層具有一第一表面及與第一表面相對的一第二表面，其中複數個走線設置於重佈線層的第一表面上，且其中複數個接合墊設置於重佈線層的第二表面上，接合墊透過位於金屬化層內的接線而分別電性耦接至走線。
在本發明又一實施例中，一種半導體裝置之封裝方法，包括：提供一承載晶圓；在承載晶圓上形成一重佈線層，重佈線層包括至少一內層介電層及至少一金屬化層，金屬化層形成於內層介電層內，重佈線層具有一第一表面及與第一表面相對的一第二表面；將至少一積體電路耦接至重佈線層的第一表面；在積體電路及重佈線層的第一表面上形成一成型材料；在重佈線層的第二表面上形成複數個金屬凸塊；以及去除承載晶圓。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
本文實施例係關於一種半導體裝置的封裝。以下揭露具有一或多個積體電路的單一或多重、橫向或垂直或其組合的封裝體及種種製造方法與配置的許多實施例。
第1至7圖係繪示出根據本發明一實施例之半導體裝置之封裝方法剖面示意圖。首先請參照第1圖，提供一承載晶圓100。承載晶圓100可包括玻璃、矽(例如，矽晶圓)、氧化矽、金屬板或陶瓷材料等。一黏著層102塗覆於承載晶圓100上。黏著層102可包括環氧樹脂、矽膠、聚亞醯胺(polyimide,PI)、聚對苯撐苯並二噁唑(phenylenebenzobisoxazole,PBO)、苯並環丁烯(Benzocyclobutene,BCB)、高分子或金屬等，另外也可使用其他材料。黏著層102可透過旋轉塗佈(spining coating)、印刷、化學氣相沉積(chemical vapor deposition,CVD)或物理氣相沉積(physical vapor deposition,PVD)而形成。
於承載晶圓100上，例如，位於黏著層102上，形成一重佈線層(redistribution layer,RDL)104。重佈線層104可包括內層介電(inter-level dielectric,ILD)層110a、110b、110c以及設置或形成於金屬化層內的接線112。接線112可包括一或多個接觸窗(via)及/或導線。一或多個接觸窗及/或導線可彼此耦接並位於內層介電(ILD)層110a、110b、110c內，如圖所示。在一範例中，接線112包括第一接線112a及第二接線112b。
重佈線層104可透過在黏著層102上形成或塗覆內層介電層110a而形成。內層介電層110a經過曝光、顯影及圖案化而具有開口，以在既定位置露出部份的黏著層102。第一接線112a的製做包括在圖案化的內層介電層110a上形成第一光阻層(未繪示)、圖案化第一光阻層以及在圖案化的內層介電層110a上進行電鍍而形成第一接線112a。接著去除第一光阻層。在本實施例中，內層介電層110b、110c包括一單層結構，其形成或塗覆於第一接線112a上且露出部份的內層介電層110a。內層介電層110b/110c經過曝光、顯影及圖案化而具有開口，以在既定位置露出下方的第一接線112a及內層介電層110a。第二接線112b的製做包括在圖案化的內層介電層110b/110c上形成第二光阻層(未繪示)、圖案化第二光阻層以及在圖案化的內層介電層110b/110c上進行電鍍而形成第二接線112b。接著去除第二光阻層。
另外，重佈線層104的接線112可透過一或多個單鑲嵌或雙鑲嵌技術來圖案化內層介電層110a、110b及110c並填入導電材料於圖案內而形成。或者，接線112可透過一或多道蝕刻製程而形成，並於每一道蝕刻製程之後，將介電層110a、110b及110c形成於接線112上。
重佈線層104包括一第一表面106，用以連接至一半導體裝置或積體電路(IC)116。重佈線層104也包括一第二表面108，其相對於第一表面106，用以作為封裝體的電性連接，例如在前後端應用(end application)中使用。一部份的接線112位於重佈線層104的第一表面106上，包括走線114，其能夠耦接至積體電路116的接點，且在一些實施例中，使用走線上方接墊(BOT)貼合技術而貼附於重佈線層104上。
如第2圖所示，一積體電路116貼附於重佈線層104上。積體電路116可包括一工作部件(workpiece)或基底(未繪示)，其上具有一或多個電路。積體電路116可包括邏輯電路、記憶裝置或其他類型的電路。積體電路116的表面上包括複數個接觸墊122。可形成金屬柱體(pillar)118，其耦接至接觸墊122，且可形成一焊料凸塊120，其形成於每一金屬柱體118上。金屬柱體118可包括銅或其他金屬，且為非必需的(在一些實施例中，可不具有金屬柱體118)。更確切地說，在一些實施例中，焊料凸塊120可直接形成於積體電路116的接觸墊122上。透過將焊料凸塊120接合至接線112的走線114，積體電路116可接合至重佈線層104的接線112。
如第3圖所示，一成型材料(molding compound)124形成於積體電路116及重佈線層104上。在一些實施例中，成型材料124可包括壓縮成型材料且可包括環氧化物、橡膠、或PI，然而成型材料124也可包括其他材料。成型材料124可局部填入積體電路116下方的空間，例如重佈線層104與積體電路116之間的空間，如圖所示。
接著，如第4圖所示，去除承載晶圓100及黏著層102，以露出重佈線層104的接線112的第二表面108的部分126。
露出部分126可包括用於金屬凸塊的接合墊(landing pad)。在一些實施例中，露出部分126可包括用於焊球或焊料凸塊的接合墊。
第5圖係繪示出第4圖的反向圖。金屬凸塊128形成於接線112的露出部分126。在本實施例中，金屬凸塊128包括焊球。如第6圖所示，一成型材料130包括相似於成型材料124所列出的材料，且可選擇性地形成於金屬凸塊128之間的重佈線層104上，然而兩成型材料並不需要使用相同的材料。在一些實施例中，成型材料130的厚度約為10微米(μm)，然而成型材料130也可具有其他的尺寸。成型材料130薄到足以使金屬凸塊128的頂部突出於成型材料130。在一些實施例中，成型材料130的厚度可為金屬凸塊高度的一半。成型材料130的優點在於可使用大型積體電路116，以改善其可靠度。
接著使用晶片切割刀具或其他裝置在複數個封裝的積體電路116(例如，複數個積體電路116同時形成於承載晶圓100的表面(未繪示))的切割線(singulation line)132進行單體化(singulation)，而分開複數個封裝的積體電路116。如第7圖所示，每一個封裝的積體電路116形成一封裝的半導體裝置140。在第1至7圖所示的實施例中，每一單一積體電路116使用重佈線層104進行封裝，非必需的成型材料130位於一側，而另一成型材料124位於另一側。新的封裝的半導體裝置140的優點在於不需要基底。重佈線層104的局部接線112可將重佈線層104上的金屬凸塊128耦接於積體電路116的接觸墊122。接著，封裝的半導體裝置140可利用其金屬凸塊128而耦接至一印刷電路板(printed circuit board,PCB)、另一封裝的積體電路、一電子或機械模組或其他裝置。
在其他實施例中，如第8及9圖的剖面示意圖所示，二或多個積體電路116a、116b及116c可橫向封裝於單一封裝體中。在重佈線層104形成於承載晶圓100上之後，複數個積體電路116a、116b及116c係接合至重佈線層104的第一表面106。在一些實施例中，積體電路116a可包括一邏輯晶片，且積體電路116b及116c可包括被動元件。另外，積體電路116a、116b及116c也可用於進行其他功能。在一些實施例中，積體電路116a、116b及116c可用於進行相同的功能、同的功能或其組合。第8及9圖係繪示出三個積體電路116a、116b及116c。另外，複數個積體電路116a、116b及116c也可橫向地封裝於單一封裝體中。
接著進行第3至7圖所述的封裝技術，其結果如第9圖所示的封裝的積體電路/半導體裝置140a。封裝的半導體裝置140a包括一多重的晶片封裝，其中積體電路116a、116b及116c彼此相鄰且橫向設置於封裝的半導體裝置140a內。積體電路116a、116b及116c可透過重佈線層104內的接線112而耦接在一起，如圖所示。封裝的半導體裝置140a的優點在於包括系統及封裝(system in package,SiP)。
第10至20圖係繪示出一實施例之剖面示意圖，其中形成具有打線墊(wire bond)的z軸連接器134，以將二或多個積體電路進行垂直式封裝，且其中具有接線136(請參照第14圖)的x-y連接器形成於一金屬化層內。其中第10至20圖中相同於第1至9圖的部件係使用相同的標號，為了避免贅述，在第10至20圖中這些部件將省略其說明。
在形成如第1圖所示的重佈線層104之後，具有打線墊的z軸連接器134形成於重佈線層104上，並耦接至接線112的露出部分，如第10圖所示。z軸連接器134使用於將重佈線層104垂直地耦接至位於封裝體內的一積體電路或另一層接線，以下將進一步說明。在第10至20圖中z軸連接器134大體上垂直於由重佈線層104橫向形成的x-y平面。如第11圖所示，將至少一積體電路116a的焊料凸塊120a耦接至重佈線層104的走線114。第11圖中僅繪示單一積體電路116a。然而，複數個積體電路116a可形成於重佈線層104上。如第12圖(如第2及3圖所述)所示，於積體電路116a、z軸連接器134及重佈線層104上形成一第一成型材料124a。在本實施例中，成型材料124a包括一第一成型材料。如第13圖所示，成型材料124a的頂部透過研磨製程來去除，例如化學機械研磨(chemical mechanical polishing,CMP)製程160，以露出具有打線墊的z軸連接器134的上表面。可透過回蝕刻製程來去除一部份的成型材料。在其他實施例中，可控制成型材料的沉積，使z軸連接器134的上表面在進行成型材料的沉積製程之後維持露出狀態，因而不需要去除部分的成型材料。
如第14圖所示，接著於成型材料124a及具有打線墊的z軸連接器134上形成接線136。接線136耦接至z軸連接器134並提供用於封裝的x-y連接器。接線136的局部包括走線138。如第15圖所示，將至少一積體電路116b及/或116c貼附至接線136。第15圖係繪示出二個積體電路116b及116c。然而，複數個積體電路116b及116c可形成於重佈線層104的表面。部分的積體電路116b及116c可位於下方積體電路116a上方。積體電路116b的焊料凸塊120b耦接至接線136的走線138。積體電路116c的焊料凸塊120c也耦接至接線136的走線138。
如第16圖所示，於上述結構上方(例如，形成於積體電路116a、116b及116c、接線136及第一成型材料124a上方)形成一第二成型材料124b，其包括相似於第一成型材料124a所述的材料。如第17圖所示，接著去除承載晶圓100及黏著層102。如第18圖所示，於重佈線層104上形成金屬凸塊128，且如第19圖所示，可於金屬凸塊128之間的重佈線層104上選擇性地形成一成型材料130。如第20圖所示，接著在切割線132處對重佈線層104進行切割，以形成封裝的半導體裝置140b。
封裝的半導體裝置140b包括多重晶片封裝，其中積體電路116a、116b及116c在封裝體中呈垂直式設置。積體電路116a、116b及116c可透過重佈線層104的接線112及透過由具有打線墊的z軸連接器所提供的垂值連接器而耦接在一起，如圖所示。封裝的半導體裝置140b的優點在於包括系統級封裝(SiP)。
第21至22圖係繪示出一實施例之剖面示意圖，其包括具有打線墊的z軸連接器，且其中一第二重佈線層104b係形成於z軸連接器上。在本實施例中，第10圖所示的重佈線層104第21及22圖中標示為104a。所進行的封裝製程步驟如第10至14圖所示。接著，於接線136上形成具有一絕緣材料層142的一第二重佈線層104b。接線136為第二重佈線層104b的一部分且在本實施例中提供用於封裝的x-y連接器。
如第21圖所示，利用微影製程來圖案化絕緣材料層142，以露出部分的接線136。如第22圖所示，進行如第17至20圖所述的製程，以形成封裝的半導體裝置140c。第二重佈線層104b的露出區域可用於將封裝的半導體裝置140c貼附於另一積體電路、PCB、或另一類型的裝置(未繪示)。
在另一實施例中，如第23圖所示，封裝的半導體裝置140d內可不具有任何的x-y連接器或第二重佈線層。進行第10至13圖的製程步驟，但不形成如第14圖所示的接線136。更確切的說，進行第17至20圖所示的製程步驟，以形成如第23圖所示的封裝的半導體裝置140d。具有打線墊的z軸連接器134的露出端146可用於另一封裝體或裝置，取決於前後端應用。
第24及25圖係繪示出一實施例之剖面示意圖，其中z軸連接器134包括焊球，且其中x-y連接器製做於金屬化層內，例如接線136。在本實施例中，在形成如第1圖所示的重佈線層104之後，包括焊球的z軸連接器134形成於重佈線層104上，而耦接至接線112的露出部，如第24圖所示。如第25圖所示，包括焊球的z軸連接器134係將重佈線層104耦接至後續所形成的積體電路116b及116c。進行如第11至20圖所述的製程步驟，以形成如第25圖所述的封裝的半導體裝置140e。封裝的半導體裝置140e包括多重晶片封裝，其中積體電路116a與積體電路116b及116c垂直放置於封裝體中。積體電路116a、116b及116c可透過重佈線層104內的接線112及/或透過由包括含焊球的z軸連接器134所提供的垂直連接而耦接在一起，如圖所示。封裝的半導體裝置140e的優點在於包括系統級封裝(SiP)。
第24及25圖所示的實施例可作相似於第10至20圖所示的實施例的更動。舉例來說，可形成一第二重佈線層104b，如第26圖所示，且如第21及22圖所述。如第26圖所示，包括焊球的z軸連接器134將封裝的半導體裝置140f的第一重佈線層104a耦接至第二重佈線層104b。在另一實施例中，如第27圖所示，封裝的半導體裝置140g不具有接線136也不具有第二重佈線層104b。本實施例的封裝的半導體裝置140g的優點在於具有金屬凸塊128位於一側，而包括焊球的z軸連接器134則位於另一側。
第28及29圖係繪示出一實施例之剖面示意圖，其中z軸連接器134包括金屬柱體(metal pillar)，且其中x-y連接器製做於金屬化層內，例如接線136。在本實施例中，如第28圖所示，在形成如第1圖所示的重佈線層104之後，包括金屬柱體的z軸連接器134形成於重佈線層104上，耦接至接線112的露出部。如第29圖所示，包括金屬柱體的z軸連接器134係將重佈線層104耦接至後續所形成的積體電路116b及116c。
金屬柱體的製做是透過先形成重佈線層104，接著再重佈線層104上形成一光阻層(未繪示)。將光阻層圖案化以形成金屬柱體所需的圖案。接著可使用電鍍技術而形成金屬柱體。接著去除光阻層。
進行如第11至20圖所述的製程步驟，以形成如第25圖所述的封裝的半導體裝置140h。封裝的半導體裝置140h包括多重晶片封裝，其中積體電路116a與積體電路116b及116c垂直放置於封裝體中。積體電路116a、116b及116c可透過重佈線層104內的接線112及/或透過由包括含金屬柱體的z軸連接器134所提供的垂直連接而耦接在一起，如圖所示。封裝的半導體裝置140h的優點在於包括系統級封裝(SiP)。
第28及29圖所示的實施例可作相似於第10至20圖所示的實施例以及第24及25圖所示的實施例的更動。舉例來說，可形成一第二重佈線層104b，如第30圖所示，且如第21及22圖所述。包括金屬柱體的z軸連接器134將封裝的半導體裝置140i的第一重佈線層104a耦接至第二重佈線層104b。在另一實施例中，如第31圖所示，封裝的半導體裝置140j不具有接線136，也不具有第二重佈線層104b。本實施例的封裝的半導體裝置140j的優點在於具有金屬凸塊128位於一側，而包括金屬柱體的z軸連接器1 34則位於另一側。
第32至38圖係繪示出一實施例之剖面示意圖，其中包括一基底通孔電極(through-substrate via,TSV)的積體電路116a係與至少一其他積體電路116b及116c(如第36圖所示)進行垂直式封裝。如第32圖所示，積體電路116a包括一基底148及形成於其表面上的一絕緣材料層149。於絕緣材料層149內以及一部分的基底148內形成複數個基底通孔電極(TSV)150。於基底通孔電極150及絕緣材料層149上形成複數個金屬化層152。金屬化層152包括形成於絕緣材料層158內的複數個導線及接觸窗154。
在進行第1圖所述的封裝步驟之後，積體電路116a係耦接至第一重佈線層104a，如先前實施例所述。例如，積體電路116a的接觸墊122a透過金屬柱體118a及焊料凸塊120a而耦接至接線112的走線114。如第33圖所示，於積體電路116a及第一重佈線層104a上形成一第一成型材料124a，且封裝體進行一或多道CMP製程160或是蝕刻製程，其去除第一成型材料124a的頂部且去除積體電路116a的局部基底148，而露出基底通孔電極150的上表面162，亦如第33圖所示。如第34圖所示，於積體電路116a及第一成型材料124a上形成一隔離層，其包括一絕緣材料層164，且使用微影製程來圖案化絕緣材料層164，以在絕緣材料層164內形成開口166，並露出基底通孔電極150的上表面162。如第35圖所示，於絕緣材料層164上形成一導電材料，且使用微影製程來圖案化，以形成接線136，其耦接至基底通孔電極150的上表面162。在本實施例中，接線136及絕緣材料層164係作為第二重佈線層140b。
如第36圖所示，將至少一積體電路116b或116c貼附於第二重佈線層140b的接線136。第36圖係繪示出二個積體電路116b及116c。另外，可於第二重佈線層104b的表面上形成複數個積體電路116b及116c，如其他實施例所述。至少局部的積體電路116b及116c可位於下方膜層內的積體電路116a上，而在其他實施例中積體電路116b及116c整體位於積體電路116a上，如圖所示。積體電路116b的焊料凸塊120b耦接至接線136的走線138，且積體電路116c的焊料凸塊120c耦接至接線136的走線138。
如第37圖所示，一第二成型材料層124b包括相似於第一成型材層124a的材料，且形成於上述結構上。例如，位於積體電路116b及116c、接線136及絕緣材料層164上。如第37圖所示，去除承載晶圓100及黏著層102。如第38圖所示，於第一重佈線層104a上形成金屬凸塊128，且於金屬凸塊128之間的第一重佈線層104a上可選擇性地形成一成型材料層130。接著切割此結構，以形成封裝的半導體裝置140k，如第38圖所示。
新的封裝的半導體裝置140k包括一三維積體電路(3DIC)，其包括具有基底通孔電極150的一積體電路116a。封裝的半導體裝置140k包括一多重晶片封裝，其中積體電路116a與積體電路116b及116c垂直放置於封裝體中。積體電路116a、116b及116c可透過第一重佈線層104a內的接線112、透過由積體電路116a的基底通孔電極150所提供的垂直連接及/或第二重佈線層104b內的接線136而耦接在一起，如圖所示。封裝的半導體裝置140k的優點在於包括系統級封裝(SiP)。
第39圖係繪示出關於第32至38圖所示的實施例的另一實施例，其中於具有基底通孔電極的積體電路116a上形成一第二重佈線層104b。封裝的半導體裝置140m包括單一積體電路116a，且電性連接器可製做於封裝體中第二重佈線層104b的露出部上，如先前第22、26及30圖的實施例所述。
在第1至39圖的實施例中，先提供一承載晶圓100，而重佈線層104或第一重佈線層104a形成於承載晶圓100上。當封裝製程不再需要承載晶圓100時，將其去除。
在第40至66圖的實施例中，係使用了承載晶圓，其包括一基底268，且基底268在形成重佈線層104及接合墊(landing pad)期間包括一犧牲裝置。第40至66圖係使用相同於第1至39圖中的標號。為了避免贅述，在第40至66圖中這些部件將省略其說明。當然，相似材料x00、x02、x04等等係用於說明使用於第1至39圖中各個材料層及部件，其中x在第40至66圖中為2。
第40至47圖係繪示出根據本發明另一實施例之封裝一積體電路216a的方法或橫向封裝二個以上積體電路216a及216b的方法剖面示意圖，其中封裝體的連接包括具有焊球的金屬凸塊。首先，如第40圖所示，提供一基底268。基底268可包括一半導體材料，例如矽。在一些實施例中，基底268包括一空白矽晶圓。本文中(例如，在申請專利範圍中)基底268也稱作承載晶圓。在本實施例中，基底268包括一第一承載晶圓。
如第40圖所示，在基底268上形成一絕緣材料層210，且使用微影製程進行圖案化。如第41圖所示，使用蝕刻製程(例如，乾蝕刻或濕蝕刻)去除基底268的上表面。絕緣材料層210可作為蝕刻製程的罩幕層。絕緣材料層210將作為重佈線層204的絕緣材料層。
接著，如第42圖所示，在絕緣材料層210上形成接線212。可透過在絕緣材料層210以及基底268的露出部上沉積一導電材料，並圖案化導電材料而形成接線212。接線212的製做可透過濺鍍由Ti/Cu所構成的一第一層及在Ti/Cu層上電鍍一Ni/Cu層而形成。另外，可使用其他方法來形成接線212。接線212包括走線214，用以將積體電路216a或216b的焊料凸塊220a或220b連接至重佈線層204。在本實施例中，接線212及絕緣材料層210係構成重佈線層204。
如其他實施例所述及第43圖所示，利用走線上方接墊(BOT)技術，將積體電路216a及216b耦接至接線212的走線214。在積體電路216a及216b上及重佈線層204上形成一成型材料224。基底268包括積體電路216a獨自封裝的一第一區272a以及積體電路216a及216b一同封裝的一第二區272b(可選擇性一同封裝其他積體電路(未繪示))。
如第44圖所示，利用一黏著層202將一第二承載晶圓200接合或貼附至成型材料224上。如第44圖所示，對上述結構進行研磨或CMP製程260，以去除一部分的基底268或第一承載晶圓，並露出接線212的上表面274。
如第45圖所示，利用一蝕刻製程276去除基底268的剩餘部份，以露出重佈線層204的絕緣材料層210。蝕刻製程276可包括乾蝕刻或濕蝕刻矽製程。部分的接線212突出於絕緣材料層210的上表面。因此，在本封裝製程中具有第一承載晶圓的基底268自該結構中移除。
如第46圖所示，金屬凸塊228形成於接線212的露出部分。金屬凸塊128包括焊球且可透過焊球熔滴(solder ball drop)製程而形成。如第47圖所示，移開或去除承載晶圓200及黏著層202，且在切割線232處進行切割，以在單體化製程之後形成封裝的半導體裝置280a，其包括位於第一區272a的單一積體電路216a，且形成封裝的半導體裝置280b，其包括位於第二區272b的多重的積體電路216a及216b。也可在金屬凸塊228之間的絕緣材料層210上形成一非必要的成型材料層(未繪示)，如先前的實施例所述。此非必要的成型材料層(例如，先前實施例所示的成型材料層130)可形成於以下的實施例，但未繪示於圖式中。
因此，根據第40至47圖的實施例，包括重佈線層204及成型材料層224的封裝的半導體裝置280a及280b係使用二個承載晶圓268及200來製做。在本實施例中，封裝的半導體裝置280a及280b的金屬凸塊228包括焊球。
第48至52圖係繪示出關於第40至47圖的實施例的另一實施例的剖面示意圖，其中使用錫膏(solder paste)來形成封裝體的金屬凸塊228。如第48圖所示，在形成如第42圖所示的重佈線層204的接線212之後，於接線212及絕緣材料層210的露出部上形成一錫膏282。錫膏282黏附於接線212，而未黏附於絕緣材料層210。如第49圖所示，對焊膏282進行一回流(reflow)製程284，以在回流製程284之後，於接線212圖案內的錫膏282上形成凹面區286。
如第50圖所示，積體電路216a及216b耦接至接線212的走線214，且如第51圖所示，在積體電路216a及216b上及重佈線層204上形成一成型材料層224。亦如第51圖所示，利用一黏著層202，將第二承載晶圓200接合或貼附於成型材料層224。接著進行第44及45圖所述及所示的封裝製程，接著對上述結構進行一蝕刻製程，以從絕緣材料層210上的錫膏282的表面288上去除接線212，如第52圖所示。如第52圖所示，去除第二承載晶圓200，並切割上述結構，以留下一封裝的半導體裝置(未繪示)，其包括位於第一區272a的單一積體電路216a，且留下一封裝的半導體裝置280c，其包括從第二區272b切割出來的多重的積體電路216a及216b。
在本實施例中，不同於先前實施例中形成焊球來製做金屬凸塊228，而是金屬凸塊228包括錫膏282，其形成於重佈線層204的接線214內。本實施例的優點在於不需要形成焊球的製程步驟。包括錫膏282的金屬凸塊228具有接合墊，用於將封裝的半導體裝置280c耦接至一印刷電路板(PCB)、另一積體電路、另一封裝體或其他裝置。也可在金屬凸塊228之間的絕緣材料層210上形成一非必要的成型材料層(未繪示)，如先前的實施例所述。
第53至57圖係繪示出一實施例之剖面示意圖，其中多重的積體電路以垂直式或垂直及橫向式封裝在一起。封裝製程的初始步驟相同於第40至43圖所述的步驟。接著，在本實施例中，如第53圖所示，蝕刻成型材料層(其包括第一成型材料層224a)，以在第一成型材料層224a內形成接觸窗的圖案290。如第54圖所示，於接觸窗的圖案290內填入一導電材料，以在第一成型材料層224a內形成接觸窗292。在本實施例中，接觸窗292係作為z軸連接器234。如第55圖所示，在第一成型材料層224a及接觸窗292上形成包括x-y連接器的接線236，且將積體電路216a及216b耦接至接線236。如第56圖所示，於積體電路216a及216b、接線236及第一成型材料層224a上形成一第二成型材料層224b，且利用黏著層202，將第二承載晶圓200耦接至第二成型材料層224b。如第57圖所示，進行第44至47圖所述的封裝製程，且在切割線232處進行切割，以在第一區272a形成封裝的半導體裝置280d，且在第二區272b形成封裝的半導體裝置280e。
第58圖係繪示出關於第53至57圖的實施例的另一實施例之剖面示意圖，其中封裝體的金屬凸塊由錫膏282所構成，如第52圖的實施例所述。進行第48至52圖與第53至57圖的封裝製程，以達成第58圖所示的封裝的半導體裝置280g及208f。
第59至65圖係繪示出一實施例之剖面示意圖，其中包括基底通孔電極(TSV)的一積體電路216a與至少一其他積體電路進行垂直式封裝。第59及60圖係繪示出包括基底通孔電極的積體電路216a的部分製程。提供一基底248，且圖案化基底248而具有用於基底通孔電極250的圖案。上述圖案上可先形成一絕緣襯層，再填入一導電材料，以形成基底通孔電極250。基底通孔電極局部延伸通過基底248。在後段(back-end-od-line,REOL)製程中，於絕緣材料層249及基底通孔電極250上形成金屬化層252，且於積體電路216a的接觸墊222a上形成金屬柱體218a及焊料凸塊220a，如圖所示。於切割線296處切割積體電路216a。
接著進行如第40至42圖所述之封裝製程，且將包括基底通孔電極的積體電路216a貼附於接線212，如第61圖所示。第61圖所示，於積體電路216a上形成一第一成型材料層224a，且利用CMP製程260去除積體電路216a的局部基底248，以露出積體電路216a的基底通孔電極的表面262。進行相似於第34至36圖中所述的製程步驟：如第62圖所示，形成極圖案化一絕緣材料層264；如第63圖所示，形成接線236(接線236及絕緣材料層264構成一第二重佈線層204b)；以及如第64圖所示，將積體電路216b及216c貼附至接線236。接著進行如第56至57圖中所述的製程步驟，以達成如第65圖所示的封裝的半導體裝置280h及280i。
第66圖係繪示出關於第59至65圖的實施例的另一實施例的剖面示意圖，其中封裝體的金屬凸塊282由錫膏所構成，如第58圖所述，而形成如圖所示的封裝的半導體裝置280j及280k。
此處所述的z軸連接器134可包括金屬間柱(stud)凸塊堆疊，如第67圖所繪示的剖面示意圖。具有z軸連接器134的本文實施例中，z軸連接器134可包括金屬間柱凸塊堆疊，而非先前所述的其他z軸連接器類型。每一金屬間柱凸塊堆疊包括一金屬間柱198，金屬間柱198具有複數個焊料凸塊199形成於其上且沿著金屬間柱198的高度垂直設置。二個或二個以上焊料凸塊199可形成於美一金屬間柱198上。金屬間柱198可包括Au、Cu、其他金屬或其組合，且凸塊199可包括焊料、其他材料或其組合。
本文實施例的優點在於提供半導體裝置新的封裝方法及結構。在一些實施例中，積體電路116、116a、116b、216a或216b為分開封裝。在其他實施例中，多重的積體電路116、116a、116b、116c、216a、216b或216c封裝於單一封裝體內，且可於單一材料層內垂直堆疊或橫向排列。積體電路可具有基底通孔電極，以提供垂直連接器，或者垂直連接器(z軸連接器)可使用打線墊、焊球、金屬柱體或金屬間柱凸塊堆疊來製做。重佈線層104、104a、104b、204a及204b可使用承載晶圓或基底來製做。一承載晶圓或二個承載晶圓可用於形成所述新的封裝體。新的封裝方法及結構易實施於封裝及製程步驟中。
實施例中新的封裝方法及結構的優點在於不需要一基底，其省下時間、支出、空間及重量。由於沒有熱膨脹係數(CTE)不匹配的考量(由於不具有基底)，封裝體的可靠度高，且其製造成本低而良率高。積體電路利用BOT技術進行貼附或接合，因而大幅縮減成本。
此處所述的實施例係利用晶片重佈及成型技術，以有效重新安裝一使用承載晶圓100、200及268的新晶圓，放大了晶片區域以供重佈線層佈局之用。透過實施基底通孔電極的晶片重佈及在成型材料層內形成接觸窗，可完成三維系統級封裝(3D SiP)。上述實施例結合了三維基底通孔電極(3D TSV)及扇出式(fan-out)晶圓級製程(wafer level processing,WLP)，以獲得高輸出/輸入扇出。晶片重佈方法得以簡化，且可達成高度的晶粒偏移控制。在一些實施例中，裸矽晶圓係用以作為承載晶圓，且也作為犧牲工具，以形成重佈線層及三維結構的球接墊。在一些實施例中(例如，第46、47、57及65圖所示的實施例)，三維結構的球接墊改善了接點可靠度且容易進行大型封裝體的封裝。此處所述的新封裝結構優點在於在一些實施例中，使用了晶圓級製程。
依據此處所述的實施例，可達成具有較小形狀因素的系統級封裝(SiP)結構。更多成熟的封裝體類型可貼附於封裝體，例如覆晶球柵陣列(flip chip ball grid array,FCBGA)、打線球柵陣列(wire bond BGA,FCBGA)、晶圓級晶片尺寸封裝(wafer level chip scale package,WLCSP)或被動(passive)裝置。透過本文所述的實施例可達成三維晶圓級接合(wafer level bonding,WLB)封裝，例如3D eWLB及3D-TSV eWLB封裝、SiP、3D-SiP、PoP結構及扇出式WLP。
本文實施例包括半導體裝置或此處所述積體電路116、116a、116b、116c、116d的封裝方法，也包括封裝的半導體裝置140、140a、140b、140c、140d、140e、140f、140g、140h、140i、140j、140k、140m、280、280a、280b、280c、280d、280e、280f、280g、280h、280i、280j及280k，其使用此處所述的方法及材料進行封裝。上述實施例也包括用於此處所述的半導體裝置的封裝體。
在一實施例中，一種封裝的半導體裝置包括一重佈線層，其具有一第一表面及與第一表面相對的一第二表面。至少一積體電路耦接至重佈線層的第一表面，且複數個金屬凸塊耦接至重佈線層的第二表面。一成型材料設置於積體電路及重佈線層的第一表面上。
在另一實施例中，一種用於半導體裝置的封裝體包括一重佈線層，其包括至少一內層介電層及至少一金屬化層。金屬化層形成於內層介電層內。複數個走線設置於重佈線層的一第一表面上，且複數個接合墊設置於重佈線層的一第二表面上，其中第二表面相對於第一表面。接合墊透過位於金屬化層內的接線而分別電性耦接至走線。
又一實施例中，一種半導體裝置之封裝方法包括提供一承載晶圓及在承載晶圓上形成一重佈線層。重佈線層包括至少一內層介電層及至少一金屬化層。金屬化層形成於內層介電層內，且重佈線層具有一第一表面及與第一表面相對的一第二表面。此方法包括將至少一積體電路耦接至重佈線層的第一表面，且在積體電路及重佈線層的第一表面上形成一成型材料。在重佈線層的第二表面上形成複數個金屬凸塊，且去除承載晶圓。
雖然本發明實施例及其優點已詳細揭露如上，然而可以理解的是其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。舉例來說，任何所屬技術領域中具有通常知識者可輕易理解此處所述的許多特徵、功能、製程及材料可在本發明的範圍內作更動。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。
100．．．承載晶圓
102、202．．．黏著層
104、204．．．重佈線層
104a、204a．．．第一重佈線層
104b、204b．．．第二重佈線層
106．．．第一表面
108．．．第二表面
110a、110b、110c．．．內層介電層
112、136、212、236．．．接線
112a．．．第一接線
112b．．．第二接線
114、138、214．．．走線
116、116a、116b、116c、216a、216b、216c．．．半導體裝置/積體電路
118、118a、218a、218b．．．金屬柱體
120、120a、120b、120c、220a、220b、199．．．焊料凸塊
122、122a、222a．．．接觸墊
124、130．．．成型材料
124a、224a．．．第一成型材料
124b、224b．．．第二成型材料
126．．．露出部分
128、228．．．金屬凸塊
132、232、296．．．切割線
134、234．．．z軸連接器
140、140a、140b、140c、140d、140e、140f、140g、140h、140i、140j、140k、140m、280a、280b、280c、280d、280e、280f、280g、280h、280i、280j、280k．．．封裝的半導體裝置/封裝的積體電路
142、149、158、164、210、249、264．．．絕緣材料層
146．．．露出端
148、248、268．．．基底
150、250．．．基底通孔電極
152、252．．．金屬化層
154．．．導線及接觸窗
160、260．．．化學機械研磨製程
162、274．．．上表面
166．．．開口
198．．．金屬間柱
200．．．第二承載晶圓
272a．．．第一區
272b．．．第二區
276．．．蝕刻製程
282．．．錫膏/金屬凸塊
284．．．回流製程
286．．．凹面區
262、288．．．表面
290．．．圖案
292．．．接觸窗
第1至7圖係繪示出根據本發明實施例之半導體裝置之封裝方法剖面示意圖，其中一單積體電路使用重佈線層及成型材料來進行封裝；
第8至9圖係繪示出根據本發明另一實施例之二或多個積體電路之橫向封裝方法剖面示意圖；
第10至20圖係繪示出一實施例之剖面示意圖，其中形成具有打線墊的z軸連接器，以將二或多個積體電路進行垂直式封裝，且其中具有接線的x-y連接器形成於一金屬化層內；
第21至22圖係繪示出一實施例之剖面示意圖，其包括具有打線墊的z軸連接器，且其中一第二重佈線層係形成於z軸連接器上；
第23圖係繪示出一實施例之剖面示意圖，其包括具有打線墊的z軸連接器，且其中未形成x-y連接器或第二重佈線層；
第24及25圖係繪示出一實施例之剖面示意圖，其中z軸連接器包括焊球，且其中x-y連接器製做於金屬化層內；
第26圖係繪示出一實施例之剖面示意圖，其中z軸連接器包括焊球，且一第二重佈線層形成於z軸連接器上；
第27圖係繪示出一實施例之剖面示意圖，其中z軸連接器包括焊球，且其中未形成x-y連接器或第二重佈線層；
第28及29圖係繪示出一實施例之剖面示意圖，其中z軸連接器包括金屬柱體，且其中x-y連接器製做於金屬化層內；
第30圖係繪示出一實施例之剖面示意圖，其中z軸連接器包括金屬柱體，且一第二重佈線層形成於z軸連接器上；
第31圖係繪示出一實施例之剖面示意圖，其中z軸連接器包括金屬柱體，且其中未形成x-y連接器或第二重佈線層；
第32至38圖係繪示出一實施例之剖面示意圖，其中包括一基底通孔電極的積體電路係與至少一其他積體電路進行垂直式封裝；
第39圖係繪示出一實施例之剖面示意圖，其中一第二重佈線層形成於包括基底通孔電極的積體電路上；
第40至47圖係繪示出根據本發明另一實施例之封裝一積體電路的方法或橫向封裝二個以上積體電路的方法剖面示意圖，其中封裝體的連接包括具有焊球的金屬凸塊；
第48至52圖係繪示出關於第40至47圖的實施例的另一實施例的剖面示意圖，其中使用錫膏來形成封裝體的金屬凸塊；
第53至57圖係繪示出一實施例之剖面示意圖，其中多重的積體電路以垂直式或垂直及橫向式封裝在一起；
第58圖係繪示出關於第53至57圖的實施例的另一實施例之剖面示意圖，其中封裝體的金屬凸塊由錫膏所構成；
第59至65圖係繪示出一實施例之剖面示意圖，其中包括基底通孔電極的一積體電路與至少一其他積體電路進行垂直式封裝；
第66圖係繪示出關於第59至65圖的實施例的另一實施例的剖面示意圖，其中封裝體的金屬凸塊由錫膏所構成；
第67圖係繪示出一實施例之剖面示意圖，其中z軸連接器可包括金屬間柱凸塊堆疊，其可實施於此處所述的實施例中。
104．．．重佈線層
106．．．第一表面
108．．．第二表面
110a、110b、110c．．．內層介電層
112．．．接線
114．．．走線
116．．．半導體裝置/積體電路
118．．．金屬柱體
120．．．焊料凸塊
122．．．接觸墊
124、130．．．成型材料
128．．．金屬凸塊
140．．．封裝的半導體裝置/封裝的積體電路

权利要求:
Claims (10)
[1] 一種封裝的半導體裝置，包括：一重佈線層，該重佈線層包括一第一表面及與該第一表面相對的一第二表面；至少一積體電路，耦接至該重佈線層的該第一表面；複數個金屬凸塊，耦接至該重佈線層的該第二表面；以及一成型材料，設置於該積體電路及該重佈線層的該第一表面上。
[2] 如申請專利範圍第1項所述之封裝的半導體裝置，其中該積體電路包括一基底，其內具有複數個基底通孔電極，其中該積體電路包括至少一第一積體電路及至少一第二積體電路設置於該第一積體電路的至少一部分上，且部分的該第二積體電路電性耦接至部份的該第一積體電路或該重佈線層，或電性耦接至該第一積體電路與該重佈線層兩者。
[3] 如申請專利範圍第1項所述之封裝的半導體裝置，其中該積體電路包括至少一第一積體電路及至少一第二積體電路，設置於該重佈線層上，該第二積體電路透過複數個連接器而電性耦接至該重佈線層，該等連接器設置於該重佈線層與該第二積體電路之間的該成型材料內。
[4] 一種用於半導體裝置的封裝體，包括：一重佈線層，包括至少一內層介電層及至少一金屬化層，該金屬化層形成於該內層介電層內，該重佈線層具有一第一表面及與該第一表面相對的一第二表面，其中複數個走線設置於該重佈線層的該第一表面上，且其中複數個接合墊設置於該重佈線層的該第二表面上，該等接合墊透過位於該金屬化層內的接線而分別電性耦接至該等走線。
[5] 如申請專利範圍第4項所述之用於半導體裝置的封裝體，更包括：複數個焊料凸塊，分別耦接至該等接合墊；以及一成型材料，設置於該等焊料凸塊之間的該重佈線層的該第二表面上。
[6] 如申請專利範圍第4項所述之用於半導體裝置的封裝體，其中該等走線沿著一x-y軸設置，該重佈線層更包括複數個z軸連接器，其沿著一z軸設置，該z軸大體上垂直於該x-y軸，且其中該等z軸連接器包括耦接至該封裝體的一積體電路的打線墊、金屬柱體、焊球、金屬間柱凸塊堆疊或基底通孔電極。
[7] 一種半導體裝置之封裝方法，包括：提供一承載晶圓；在該承載晶圓上形成一重佈線層，該重佈線層包括至少一內層介電層及至少一金屬化層，該金屬化層形成於該內層介電層內，該重佈線層具有一第一表面及與該第一表面相對的一第二表面；將至少一積體電路耦接至該重佈線層的該第一表面；在該積體電路及該重佈線層的該第一表面上形成一成型材料；在該重佈線層的該第二表面上形成複數個金屬凸塊；以及去除該承載晶圓。
[8] 如申請專利範圍第7項所述之半導體裝置之封裝方法，其中耦接該積體電路的步驟包括耦接至少一第一積體電路，且形成該成型材料的步驟包括形成一第一成型材料，該封裝方法更包括：在該重佈線層上形成複數個z軸連接器，該等z軸連接器在形成該成型材料之前，耦接至該金屬化層內的接線；在該成型材料及該等z軸連接器上形成接線，該接線包括複數個x-y連接器；將至少一第二積體電路耦接至該接線；以及在該第二積體電路、該接線及該第一成型材料上形成一第二成型材料。
[9] 如申請專利範圍第7項所述之半導體裝置之封裝方法，其中形成該重佈線層的步驟包括形成一第一重佈線層，該封裝方法更包括：在該第一重佈線層上形成複數個z軸連接器，該等z軸連接器在形成該成型材料之前，耦接至第一重佈線層的該金屬化層內的接線；以及在該等z軸連接器上形成一第二重佈線層，其中部份的該二重佈線層提供該半導體裝置電性接觸之用。
[10] 如申請專利範圍第7項所述之半導體裝置之封裝方法，更包括：在該第一重佈線層上形成複數個z軸連接器，該等z軸連接器在形成該成型材料之前，耦接至該第一重佈線層的該金屬化層內的接線，其中該等z軸連接器提供該半導體裝置電性接觸之用。

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法律状态:

优先权:

申请号 | 申请日 | 专利标题

US13/228,768|US8884431B2|2011-09-09|2011-09-09|Packaging methods and structures for semiconductor devices|

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